2024 年 8 月 12 日，中国科学技术大学 MIRA Lab 和华为诺亚方舟实验室联合发布了开源 EDA 物理设计框架 ChiPBench。ChiPBench 旨在解决芯片物理布局中布局指标与最终端到端性能不一致的问题。
在芯片设计中，电子设计自动化（EDA）被称为 “芯片之母”，而芯片物理布局（Placement）则是其中的关键步骤。芯片物理布局问题是一个 NP-hard 问题，传统的评估尺度 —— 代理指标虽然易于计算，但常常与芯片最终的端到端性能存在显著差异。为了弥补这一鸿沟，中科大 MIRA Lab 和华为诺亚方舟实验室联合发布了 ChiPBench 评估框架及相关数据集。
ChiPBench 框架的核心在于提供了一套端到端性能评估标准，旨在解决布局指标与最终性能不一致的问题。传统的代理指标，如半周长线长（HPWL）和布局单元密度，虽然计算简单，但与最终的 PPA（功耗、性能、面积）指标相关性较弱。ChiPBench 通过引入新的评估标准，能够更准确地反映芯片设计的实际性能。
ChiPBench 框架的技术细节和数据集构建是其关键。为了确保评估的全面性和准确性，ChiPBench 数据集涵盖了从 CPU、GPU 到网络接口、图像处理技术、物联网设备、加密单元和微控制器等多个领域的设计。初始数据集的生成以 Verilog 文件作为原始数据，通过 OpenROAD 执行逻辑综合，将这些高级描述转换为网表，详细描述电路元件之间的电气连接。
在物理布局阶段，OpenROAD 的集成平面规划工具利用网表在硅片上配置电路的物理布局，并将设计转换为 LEF/DEF 文件，以便于后续布局算法的应用。整个 EDA 设计流程在 OpenROAD 中完成，生成包括布局、时序树综合和布线在内的数据。ChiPBench 数据集包含了物理设计流程各个阶段所需的全部设计工具包。
在评估布局阶段的算法时，前一阶段的输出文件将作为评估算法的输入。算法处理这些输入文件，生成相应的输出文件，然后将这些输出文件集成到 OpenROAD 设计流程中。最终，数据集将报告包括 TNS（总负时序）、WNS（最差负时序）、面积和功耗在内的性能指标，以提供端到端性能评估。
这种方法提供了一套评估指标，能够衡量特定阶段算法对最终芯片设计优化效果的影响，确保了评估指标的一致性，并避免了仅依赖于单一阶段简化指标的局限性。